En ajoutant des convertisseurs analogiques/numériques et numériques/analogiques rapides associés à plusieurs moteurs FEC (Forward Error Correction) sur ses puces-systèmes Zynq UltraScale+, Xilinx ouvre la voie à l'utilisation de ces SoC ultrapuissants aux applications qui intègrent une chaîne de signaux RF en entrée ...: communications 5G, radars, systèmes Massive Mimo multi-antennaires, équipements réseau pour communications mobiles en ondes millimétriques, gestion de la couche physique de nœuds distribués sur réseaux câblés (Remote PHY Nodes), etc. Gravés en technologie 16 nm, les Zynq UltraScale+ intègrent matrice de FPGA et cœurs ARM Cortex-A53 et Cortex-R5.
Ces nouveaux circuits, baptisés Zync RFSoC, embarquent huit ou seize convertisseurs A/N sur 12 bits à 4 ou 2 Géch./s, huit ou seize convertisseurs N/A sur 14 bits à 6,4 Géch./s, ainsi qu'un processeur quadricœur ARM Cortex-A53 et un ARM Cortex-R5 double cœur, associés à une matrice de FPGA comprenant jusqu'à 930 000 cellules logiques et 4 200 blocs de calcul DSP.
Sur la puce RFSoC, les moteurs FEC à décodage pondéré (soft-decision) contrôlent les erreurs de transmission sur des canaux de communication, en collaboration avec les blocs LDPC (Low-Density Parity-Check) déjà présents sur le SoC pour la récupération d'informations sur un canal bruité. Associés aux blocs de codage/décodage turbo de données numériques, ils forment un ensemble cohérent conforme, selon Xilinx, aux spécifications demandées par les futurs standards de la 5G et la norme Docsis 3.1 (Data Over Cable Service Interface). Docsis spécifie les protocoles d'interfaces et de communication des systèmes de transport de données et d'accès à Internet qui utilisent comme support un câble coaxial.
Toujours selon Xilinx, le Zynq RFSoC, dont l'échantillonnage a commencé, réduirait d'au moins 50% l'encombrement et la consommation des applications citées plus haut par rapport à des solutions existantes avec des convertisseurs RF externes.
