L’organisme de standardisation Accellera qui œuvre dans le domaine de la modélisation et de la vérification de conception de circuit (CAO) et de blocs d’IP, vient d’approuver officiellement la norme Universal Verification Methodology for Mixed-Signal (UVM-MS) 1.0 et l'a mise à disposition en téléchargement gratuit sur son site. 

Cette spécification UVM-MS 1.0 est une méthodologie de vérification des conceptions de circuits analogique/mixte fondée sur la norme UVM IEEE 1800.2. Elle améliore la vérification des fichiers de conceptions de circuits intégrés mixtes (AMS, Analog Mixed Signal) et numériques/mixtes (DMS, Digital Mixed Signal) en présentant cadre cohérent et stable pour la création de composants de vérification et de bancs d'essai logiciels.

L'objectif du groupe de travail à l’origine de ce texte était de normaliser une méthode de pilotage et de surveillance des conceptions de circuits à signaux mixtes dans UVM - stimulation, tableau de bord , analyse - en créant des composants de vérification à signaux mixtes étendant la propriété intellectuelle de vérification centrée actuellement sur les fichiers de conception de circuits numériques.

Pour ce faire, la norme UVM-MS 1.0 introduit le concept de MS Bridge, un module écrit en langage SystemVerilog qui connecte les agents UVM aux fichiers de conception sous test. Le MS Bridge gère les conversions de types de données et les manipulations de signaux garantissant, selon ses concepteurs, une modélisation précise des comportements analogiques.

Pour rappel, un langage de vérification de matériel (HVL, Hardware verification language) permet de vérifier et valider un circuit défini dans un langage de description matériel de haut niveau, avant compilation, comme les langages Verilog. Un HVL permet notamment de constituer un banc logiciel de stimuli et de tests de validité vis-à-vis de réponses par rapport à une liste de fonctions appelées. 

« La sortie de la norme UVM-MS 1.0 change la donne pour la vérification des conceptions de circuits mixtes, estime Tom Fitzpatrick, président du groupe de travail qui a élaboré la norme UVM-MS. Cette approche unifiée contribuera à rendre la vérification des composants et des sous-systèmes plus efficaces et permettra le développement de composants de vérification UVM-MS réutilisables, similaires à la propriété intellectuelle de vérification disponible aujourd’hui dans UVM pour la vérification de circuits numérique. »

L’objectif à long terme est de transférer ce document à l’IEEE pour une normalisation formelle.