Sous la houlette de la Fondation Linux, plusieurs sociétés, dont Google, SiFive, Western Digital et Esperanto Technologies, viennent de lancer un projet visant à développer dans le cadre d’un environnement collaboratif un jeu de blocs d’IP et d’outils open source facilitant la conception de processeurs et de puces-systèmes SoC bâtis sur l’architecture, également open source, RISC-V. ...Et ce sur des marchés aussi divers que les terminaux mobiles, l’informatique, l’électronique grand public et l’Internet des objets.
« Ce type de collaboration ouverte a prouvé à maintes reprises aux entreprises qu’elle contribuait à accélérer le temps de mise sur le marché de leurs produits, à assurer une maintenabilité à long terme et à créer des standards de facto, soutient Mike Dolan, vice-président en charge des programmes stratégiques de la Fondation Linux. A l’instar de la situation qui prévaut dans le monde des composants logiciels, ce même modèle collaboratif s’applique au matériel au sein d’un système. »
Dans les faits, le projet nouvellement créé sous le nom d’alliance Chips a pour ambition de créer une entité indépendante qui suivra les pratiques de gouvernance mises en place dans d’autres projets de l’organisme open source avec conseil d’administration, comité de direction technique et contributeurs à la communauté.
« Alors que de nouvelles applications émergent tous les jours, en particulier dans les domaines de l’intelligence artificielle et de l’apprentissage automatique, nous avons besoin de conceptions de circuits innovantes capables d’optimiser les besoins en performances de calcul, indique de son côté Martin Fink, CEO par intérim de la Fondation RISC-V et directeur technique de Western Digital. Les architectures génériques traditionnelles sont vieilles parfois de plusieurs dizaines d’années. Avec la création de l’alliance Chips, nous espérons accélérer l’innovation au niveau silicium à travers la communauté open source. »
Google, SiFive et Western Digital ont déjà prévu de contribuer au nouveau projet. Google va ainsi proposer son environnement de vérification UVM pour cœurs RISC-V qui permet de créer des séquences d’instructions sollicitant fortement des cas extrêmes architecturaux et micro-architecturaux des conceptions. Fondée par les créateurs de l’architecture RISC-V à l’université de Californie à Berkeley, la société SiFive, de son côté, devrait contribuer avec le langage de description de matériel open source Chisel, l’outil de représentation intermédiaire flexible pour le langage RTL FIRRTL et le framework de négociation de paramètres SoC Diplomacy. Enfin Western Digital devrait déposer aux pieds de l’alliance Chips le cœur de processeur 32 bits RISC-V mis au point par les équipes de l’Américain et estampillé SweRV Core (lire, pour plus de détails, notre article ici), ainsi qu’un simulateur d’instructions ad hoc et des implémentations préliminaires d’OmniXtend, une architecture système orientée mémoire, destinée à assurer la cohérence de cache sur une structure d’interconnexion Ethernet.
Vous pouvez aussi suivre nos actualités sur la vitrine LinkedIN de L'Embarqué consacrée à l’architecture de processeur RISC-V : Embedded-RISCV https://www.linkedin.com/showcase/embedded-riscv/
