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Lattice glisse du RISC-V dans ses FPGA pour l’apprentissage machine et la connectivité LoRa

Publié le 05 juillet 2017 à 09:33 par Pierrick Arlot        Développement Lattice

Lattice design de référence iCE40 UltraPlus

Avec la famille de FPGA ultracompacts iCE40 UltraPlus lancée fin 2016, la société de semi-conducteurs Lattice estime disposer d’une offre adaptée aux fonctions de capture, d’agrégation, de chiffrement, de traitement et de transmission de données en périphérie de réseaux. Dans ce cadre et en vue de faciliter le travail des développeurs et d’accélérer le temps de mise sur le marché de leurs produits, l’Américain propose plusieurs designs de référence qui mettent à profit les capacités de traitement parallèle des derniers-nés de ses composants programmables. Les FPGA iCE40 UltraPlus sont dotés d’une capacité mémoire huit fois plus importantes que celle de la génération précédente (1,1 Mbit de SRam), de deux fois plus de blocs DSP (jusqu’à huit) et d’interfaces d’entrées/sorties améliorées.

Les designs de référence proposés par Lattice disposent notamment de ressources additionnelles pour l’apprentissage machine, l’accélération graphique, l’agrégation de signaux, la cryptographie sur les courbes elliptiques (ECC) et les communications radio LoRa. Il est intéressant de noter que deux d’entre eux implémentent un cœur de processeur open source RISC-V. C’est le cas du design de référence pour intelligence artificielle embarquée qui exécute des réseaux de neurones préalablement entraînés pour effectuer de la détection de visages humains (ou d’animaux, de véhicules ou de sons particuliers) en continu et à basse consommation, une fois le FPGA relié à un capteur d’image à basse résolution. Selon Lattice, une mémoire intégrée de 128 Ko au sein du FPGA iCE40 UltraPlus est suffisante pour stocker les poids et fonctions d’activation des liaisons du réseau de neurones.

L’autre design de référence architecturé autour d’un cœur RISC-V est une plate-forme de développement LoRa où le cœur de processeur exécute en particulier les piles réseau et les mécanismes de gestion des capteurs (gyroscope, accéléromètre, magnétomètre) présents sur la plate-forme.

Pour rappel, l’architecture RISC-V est accessible sous licence open source BSD et sans paiement de redevances à la différence des approches "commerciales" de sociétés comme ARM ou Imagination Technologies (propriétaire de Mips). Elle définit un jeu d’instructions basé sur les principes des architectures matérielles de processeurs Risc (Reduced Instruction Set Computer). Selon ses promoteurs, ses caractéristiques, doublées de ses capacités d’extension (avec des instructions d’unité de calcul en virgule flottante par exemple), la rendent adaptée aussi bien aux serveurs dans le cloud qu’aux terminaux mobiles ou aux systèmes embarqués les plus contraints. (Pour plus de détails, lire notre article Une alternative open source commence à briller au firmament des architectures de processeurs.)

Lattice est d’ailleurs un membre de la fondation RISC-V, créée en 2016 et portée par des poids lourds comme Google, Hewlett Packard Enterprise (HPE), IBM, Microsoft, Oracle ou Western Digital. Un organisme où l’on trouve aussi des fournisseurs de blocs d’IP (Andes Technology, Bluespec, Codasip, SiFive, UltraSoC, VeriSilicon) ou de composants électroniques (AMD, Espressif, IDT, Lattice, MediaTek, Micron, Microsemi, Nvidia, NXP, Qualcomm, Rambus, Samsung).

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