
- Bloc d’IP de FPGA pour la gestion du HDMI 2.1 Le bloc de propriété intellectuelle (IP) de gestion d’une interface HDMI 2.1 de Xilinx permet aux FPGA de la société de transmettre, recevoir et traiter des signaux vidéo de ultrahaute définition, jusqu’à 8K (7680 x 4320 pixels). Les applications visées sont les caméras, les lecteurs multimédias, les moniteurs professionnels, les murs à LED, les projecteurs…... - Débits de données HDMI 2.1 délivrés par les blocs émetteurs-récepteurs d’E/S de Xilinx - Interfaces 8K natives prises en charge par le bloc d’IP - Traitement, compression, analyse et prise de décision réalisés par un seul et même bloc d’IP - Possibilité de combiner la technologie avec des codecs 8K légers pour la diffusion en continu de vidéo sur les réseaux IP (streaming) - Compatible avec les débits du HDMI (48 Gbit/s)

- Bloc d’IP de FPGA pour la gestion du HDMI 2.1

Le bloc de propriété intellectuelle (IP) de gestion d’une interface HDMI 2.1 de Xilinx permet aux FPGA de la société de transmettre, recevoir et traiter des signaux vidéo de ultrahaute définition, jusqu’à 8K (7680 x 4320 pixels). Les applications visées sont les caméras, les lecteurs multimédias, les moniteurs professionnels, les murs à LED, les projecteurs…...

- Débits de données HDMI 2.1 délivrés par les blocs émetteurs-récepteurs d’E/S de Xilinx

- Interfaces 8K natives prises en charge par le bloc d’IP

- Traitement, compression, analyse et prise de décision réalisés par un seul et même bloc d’IP

- Possibilité de combiner la technologie avec des codecs 8K légers pour la diffusion en continu de vidéo sur les réseaux IP (streaming)

- Compatible avec les débits du HDMI (48 Gbit/s)