Microsemi met l’accent sur la simulation et le débogage dans son outil de développement FPGA

Dans la version 11.8 de son environnement de développement pour FPGA Libero, le concepteur de circuits programmables Microsemi a mis l’accent sur l’accès à des langages de simulation et sur l’intégration de techniques ...de débogage avancées. Pour la partie simulation, Microsemi s’appuie sur un partenariat avec Mentor Graphics et son outil ModelSim, autorisant une vérification ligne par ligne du fichier de conception de l’application écrite dans un langage HDL (Hardware Description Langage), VHDL, Verilog ou SystemVerilog. La simulation peut être appliquée à divers niveaux : fonctionnel (avant la synthèse), structurel (après la synthèse), sur des fichiers annotés, et en dynamique. Une interface graphique développée pour l’occasion assure la lisibilité rapide des erreurs détectées. Les simulations autorisées dans Libero avec ModelSim incluent également les approches mixtes (analyse des signaux analogiques et numériques).

Côté débogage, l’environnement Libero intègre dans cette version la gestion de points d’arrêt matériels sur le FPGA (FHB, FPGA Hardware Breakpoint). Une approche qui permet aux concepteurs de vérifier leur design pas-à-pas pour chaque cycle d’horloge, assurant de ce fait une visibilité très élevée de la qualité de la conception. Ces points d’arrêt, à l’instar des traditionnels points d’arrêt utilisés historiquement pour le débogage du logiciel, raccourcissent de manière sensible, selon Microsemi, les temps de validation de la conception matérielle. Ils offrent notamment une voie nouvelle pour analyser les mémoires et les blocs de sérialisation/désérialisation (SerDes) sans avoir recours à un analyseur logique. Libero dans sa version 11.8 offre en outre des écrans de visualisation hiérarchiques, afin de maîtriser la conception du FPGA sur plusieurs niveaux structurels internes du circuit.

A noter enfin que Microsemi a aussi décidé de mettre en ligne une version libre de droits de Libero afin que les utilisateurs aient à leur disposition un outil de première évaluation des FPGA et SoC proposés par la société.