[EDITION ABONNES] Alors que les travaux de spécification de la future norme PCI Express 4.0 (PCIe 4.0) sont entrés dans la dernière ligne droite, les fournisseurs de blocs d'IP spécialistes du célèbre bus série fourbissent leurs armes pour séduire les fabricants de semi-conducteurs et de cartes. ...

Mis en branle il y a près de cinq ans par le groupement d’intérêt spécifique PCI (PCI-SIG), les travaux de standardisation de la version 4.0 du standard PCI Express vont bientôt s’achever. La spécification PCIe 4.0, qui va porter le début du célèbre bus série à 16 gigatransferts par seconde (GT/S) par lien unidirectionnel et donc doubler les performances du PCIe 3.0, devrait selon toute probabilité être publiée en avril de l’année prochaine. On en est aujourd’hui à la version 0.7 et, pour certains fournisseurs de semi-conducteurs, il est temps de passer aux choses concrètes et de lancer les tape-out de leurs futurs circuits compatibles PCIe 4.0. Rien d’étonnant donc à ce que les fournisseurs de blocs d’IP précurseurs de la norme comme PLDA, Synopsys ou Cadence montrent des signes de fébrilité. Les trois sociétés ont d’ailleurs rivalisé d’annonces autour du PCIe 4.0 à l’occasion du PCI-SIG DevCon qui s’est tenu les 28 et 29 juin à Santa Clara.

16 gigatransferts/s sur un lien PCI Express

Peut-être est-il bon de rappeler que la future norme, qui sera rétrocompatible avec les versions précédentes du PCI Express, visera en premier lieu le marché des serveurs, des stations de travail et des calculateurs à hautes performances. Mais, à l’instar du PCIe 3.0, elle aura sans nul doute un impact sur le secteur de l’embarqué à plus ou moins court terme… On se souviendra que le choix du PCI-SIG de s’orienter vers un début de 16 GT/s résultait d’une étude de faisabilité technique menée par des experts issus notamment d’AMD, HP, IBM et Intel. Ces travaux avaient conclu qu’il était envisageable de transmettre un débit de 16 GT/s sur des pistes ou câbles de cuivre avec un niveau de puissance similaire à celui du PCI Express 3.0 et sans modifications profondes au niveau protocolaire. Le tout avec des technologies classiques de production de circuits intégrés, des matériaux bas coût et des infrastructures de connexion standard.

A l’occasion du PCI-SIG DevCon, le français PLDA, qui avait dès 2014 lancé une IP logicielle d’interface PCIe 4.0 configurable (16, 32 ou 64 bits) conçue pour des implémentations d’Asic ou du prototypage sur FPGA, a pu effectuer une démonstration d’une plate-forme de développement PCIe 4.0. Présentée comme la première de ce type disponible sur le marché, elle intéresse les concepteurs de circuits PHY ou de cartes qui souhaitent tester une architecture PCIe 4.0 avec un système « réel ». Du nom de Gen4SWITCH, cette plate-forme est articulée autour d’un FPGA Virtex UltraScale de Xilinx qui implémente l’IP XpressSWITCH et l’IP de contrôleur PCIe 4.0 XpressRICH4 de PLDA. L’IP Xpress SWITCH est une IP de commutation multiport qui permet la connexion entre un port montant PCIe 3.0 x8 et trois agents PCIe 4.0 x4. La démonstration proposée faisait tourner trois applications en parallèle, une pour chaque point d’extrémité PCIe 4.0, mesurant le débit en lecture/écriture en mode directe ou pair-à-pair. Dans ces conditions, PLDA assure avoir mesuré un début record de 18 Go/s.

Les fabricants d'instruments de test et de mesure sont là

Synopsys, de son côté, a assuré avoir optimisé ses IP DesignWare PCIe 4.0 (couche PHY et contrôleur) avec, à la clé, une latence réduite de 20% et une empreinte silicium abaissée de 15% par rapport aux implémentations précédentes. Disponible dès aujourd’hui, ces IP sont disponibles pour diverses technologies de gravure comprises entre le 65 nm et le 10 nm FinFET. « L’interopérabilité de nos IP a été testée avec l’équipement de test et d’analyse de protocoles Summit Z416 de Teledyne LeCroy, conçu pour réaliser les tests de conformité PCIe 4.0 qui seront exigés dans un futur proche, a précisé John Wiedemeier, directeur marketing produit chez le fabricant d’instruments de mesure. C’est un indicateur important pour tous les concepteurs et l’écosystème que les IP DesignWare fonctionnent de la manière attendue et qu’elles répondent aux exigences les plus récentes de la spécification PCI Express. » A ce sujet on notera que si Teledyne LeCroy s’est positionné dès 2015 sur le créneau du PCIe 4.0, il vient d’être rejoint par son concurrent Tektronix qui a profité du PCI-SIG DevCon pour officialiser le lancement d’options de test d’émetteurs et de récepteurs PCIe 4.0 pour certains de ses oscilloscopes temps réel et testeurs de taux d’erreur-bit.

Enfin, on notera que Cadence, positionné lui aussi dès 2014 sur la future norme, a démontré l’interopérabilité de son IP de couche physique PCI Express à 16 GT/s, implémentée selon le processus de gravure 16 nm FinFET Plus (16FF+) de TSMC, avec l’IP PHY PCIe 4.0 de la société Mellanox, spécialiste des solutions d’interconnexion Ethernet et InfiniBand pour serveurs, systèmes de stockage et infrastructures « hyperconvergées ».

A signaler que, pendant longtemps, l’industrie a pensé que le PCIe 4.0 devait cristalliser l’aboutissement de l’évolution de PCI Express en tant que technologie d’interconnexion sur circuit imprimé ou en fond de panier. Certains commencent toutefois à évoquer un futur PCIe 5.0 à 25 voire 32 gigatransferts par seconde…