Particulièrement moteur dans la promotion du standard RapidIO, un standard conçu pour les interconnexions point-à-point commutées à ultrafaible latence entre circuits, entre cartes au travers d’un fond de panier, ou entre châssis ...de systèmes multiprocesseurs, l’américain IDT annonce une famille de cœurs d’IP pour interfaces RapidIO 40-100 Gbit/s. Des interfaces requises par un certain nombre de futures architectures système dans les domaines du calcul à hautes performances, de l’analyse de flux massif de données, des infrastructures sans fil et de l’embarqué.

Dans le cadre de cette annonce, IDT lance un premier cœur d’IP RapidIO 10xN à 40 Gbit/s qui intéressera en premier lieu les concepteurs d’Asic, de processeurs, de DSP, de GPU et de FPGA ainsi que les équipementiers. Selon l’Américain, cette IP est utilisable dans des procédés de gravure de 45 nm à 16 nm.

On rappellera que le standard RapidIO dans sa version Serial a trouvé sa place sur les marchés de l’aéronautique, de la Défense, des imageurs, des infrastructures de réseaux mobiles, de la vidéo professionnelle et des serveurs pour l’informatique en nuage. La spécification RapidIO 10xN, qui s’appuie sur un débit de 10 Gbit/s pour un lien Serial RapidIO (contre 6,25 Gbit/s pour la version Gen2), a vocation à répondre aux besoins accrus en performances exprimés par ces divers secteurs applicatifs.

Selon IDT, le cœur d’IP RapidIO 10xN à 40 Gbit/s, dont l’arrivée a également été saluée par les membres de l’Open Compute Project, sera mis en œuvre dans des commutateurs, des ponts, des processeurs et des contrôleurs mémoire RapidIO 40-100 Gbit/s, et notamment dans les circuits de commutation RapidIO 10xN développés en collaboration par IDT et eSilicon.

A noter que la technologie RapidIO 10xN à 40 Gbit/s d’IDT sera intégrée au sein de l’architecture de calcul mise au point par l'Américain pour répondre aux besoins des jeux en ligne, du calcul scientifique à hautes performances ou de l'analyse de flux massif de données. Une architecture formée de grappes à haute densité de processeurs mobiles interconnectés par un réseau à faible latence. Avec le concours d’Orange Silicon Valley, IDT a en effet développé des clusters massivement extensibles et à faible latence de processeurs Tegra K1 de Nvidia, tous reliés via une technologie d'interconnexion RapidIO jusqu'à 16 Gbit/s.

Cette architecture peut être étendue à plus de 2 000 nœuds dans une seule armoire en châssis pour une densité de calcul et un rendement énergétique impossibles à atteindre avec les technologies PCI Express ou Ethernet. Avec une puissance de 23 Tflops par carte 1U (pour 60 nœuds de calcul), et de plus de 800 Tflops par rack, cette architecture, selon IDT, offre une densité de calcul pratiquement deux fois supérieure à celle du superordinateur chinois Tianhe-2. Chaque nœud se compose en pratique d'un circuit de conversion PCIe/RapidIO Tsi721 d’IDT et d'un Tegra K1 offrant 384 Gflops pour un débit d’entrée/sortie de 16 Gbit/s. Le tout a été développé à l'aide du kit de développement Jetson TK1 de Nvidia.