
L’alliance Mipi booste à 17 Gbit/s l’interface entre processeur d’application et caméras ou afficheurs L’alliance Mipi, l’organisme qui édicte des standards pour liaisons entre composants au sein des terminaux mobiles, nomades et embarqués, a officiellement bouclé la spécification C-PHY qui définit une couche physique ...d’interface entre le processeur d‘application d’un système et le module de capture d’images ou l’afficheur. « Cette spécification a été définie afin d’abaisser la rapidité de modulation sur ce type d’interface et ouvrir la voie à un large éventail d’applications à haute performance et optimisée en termes de coût, indique Rick Wietfeldt, président du comité technique de l’alliance Mipi. Elle doit favoriser l’intégration de capteurs d’images basse résolution et bas coût mais aussi de capteurs de 60 mégapixels voire d’afficheurs 4K. » L’interface C-PHY doit également permettre aux concepteurs de faire évoluer leurs designs actuellement basés sur les interfaces Mipi CSI-2 (Camera Serial Interface 2) et DSI (Display Interface) vers des résolutions plus élevées tout en maintenant la consommation à un niveau raisonnable. Pour ce faire, la spécification Mipi C-PHY abandonne la technique de signalisation différentielle traditionnelle sur deux fils et s’appuie sur une technique de codage ternaire par symboles avec environ 2,28 bit par symbole pour transmettre ces mêmes symboles sur un lien de trois fils (ou trio). La combinaison de trois trios fonctionnant chacun avec sa propre horloge à une vitesse de modulation de 2,5 Gbauds (gigasymboles/s) permet donc d’atteindre un débit de 17,1 Gbit/s sur une interface à neuf conducteurs qui peut être éventuellement partagée avec une liaison Mipi D-PHY (sur laquelle s’appuie les standards CSI-2 et DSI). Avec la spécification Mipi C-PHY, il est également possible de configurer par logiciel les différents liens constituant l’interface afin d’optimiser la bande passante et de minimiser le nombre de broches affectées, indique l'alliance Mipi qui a par ailleurs annoncé la mise à jour de ses deux autres couches physiques, en l‘occurrence les couches D-PHY et M-PHY. La spécification D-PHY v1.2 porte ainsi le débit-crête supporté à 2,5 Gbit/s par lien (et 10 Gbit/s sur quatre liens) contre 1,5 Gbit/s dans la mouture précédente. La spécification M-PHY 3.1, quant à elle, introduit un mécanisme d’égalisation afin de garantir un débit-crête de 5,8 Gbit/s par lien (23,2 Gbit/s sur quatre liens) tel que stipulé dans la version 3.0, même dans des conditions de transmission difficiles. Ajoutons que Synopsys a annoncé dans la foulée la disponibilité d'une IP de vérification pour l'interface C-PHY, une offre qui intéressera tout particulièrement les concepteurs de circuits intégrés de type SoC souhaitant vérifier la conformité de leurs designs avec la nouvelle spécification.

L’alliance Mipi booste à 17 Gbit/s l’interface entre processeur d’application et caméras ou afficheurs

L’alliance Mipi, l’organisme qui édicte des standards pour liaisons entre composants au sein des terminaux mobiles, nomades et embarqués, a officiellement bouclé la spécification C-PHY qui définit une couche physique ...d’interface entre le processeur d‘application d’un système et le module de capture d’images ou l’afficheur. « Cette spécification a été définie afin d’abaisser la rapidité de modulation sur ce type d’interface et ouvrir la voie à un large éventail d’applications à haute performance et optimisée en termes de coût, indique Rick Wietfeldt, président du comité technique de l’alliance Mipi. Elle doit favoriser l’intégration de capteurs d’images basse résolution et bas coût mais aussi de capteurs de 60 mégapixels voire d’afficheurs 4K. »

L’interface C-PHY doit également permettre aux concepteurs de faire évoluer leurs designs actuellement basés sur les interfaces Mipi CSI-2 (Camera Serial Interface 2) et DSI (Display Interface) vers des résolutions plus élevées tout en maintenant la consommation à un niveau raisonnable. Pour ce faire, la spécification Mipi C-PHY abandonne la technique de signalisation différentielle traditionnelle sur deux fils et s’appuie sur une technique de codage ternaire par symboles avec environ 2,28 bit par symbole pour transmettre ces mêmes symboles sur un lien de trois fils (ou trio). La combinaison de trois trios fonctionnant chacun avec sa propre horloge à une vitesse de modulation de 2,5 Gbauds (gigasymboles/s) permet donc d’atteindre un débit de 17,1 Gbit/s sur une interface à neuf conducteurs qui peut être éventuellement partagée avec une liaison Mipi D-PHY (sur laquelle s’appuie les standards CSI-2 et DSI).

Avec la spécification Mipi C-PHY, il est également possible de configurer par logiciel les différents liens constituant l’interface afin d’optimiser la bande passante et de minimiser le nombre de broches affectées, indique l'alliance Mipi qui a par ailleurs annoncé la mise à jour de ses deux autres couches physiques, en l‘occurrence les couches D-PHY et M-PHY. La spécification D-PHY v1.2 porte ainsi le débit-crête supporté à 2,5 Gbit/s par lien (et 10 Gbit/s sur quatre liens) contre 1,5 Gbit/s dans la mouture précédente. La spécification M-PHY 3.1, quant à elle, introduit un mécanisme d’égalisation afin de garantir un débit-crête de 5,8 Gbit/s par lien (23,2 Gbit/s sur quatre liens) tel que stipulé dans la version 3.0, même dans des conditions de transmission difficiles.

Ajoutons que Synopsys a annoncé dans la foulée la disponibilité d'une IP de vérification pour l'interface C-PHY, une offre qui intéressera tout particulièrement les concepteurs de circuits intégrés de type SoC souhaitant vérifier la conformité de leurs designs avec la nouvelle spécification.