
Synopsys annonce le premier bloc d’IP PCI Express 4.0 Cette fois-ci, on entre dans le concret ! Alors que les premiers produits finis équipés d’une interface PCI Express 4.0 au débit de 16 GT/s sont attendus au mieux courant 2015, les concepteurs peuvent désormais entrer ...dans le vif du sujet. Synopsys va mettre à leur disposition le premier bloc de propriété intellectuelle de gestion complète de ce lien série à haute vitesse. Lors de la prochaine conférence PCI-SIG Developers Conference qui se tiendra le 4 juin prochain à Santa Clara en Californie, la société américaine, éditrice d’outils de conception et fournisseur de blocs d’IP rassemblés au sein de sa bibliothèque DesignWare, va en effet annoncer et présenter officiellement un bloc d’IP de contrôle et de vérification de la couche physique (PHY) du PCI Express 4.0, conforme à la version 0.3 de la spécification en cours d’écriture au sein du PCI-SIG. Cette technologie supporte les modes “bifurcation” et “agrégation” du PCI Express 4.0, autorisant les développeurs à concevoir des systèmes dotés de multiples liens individuels à 2,5, 5, 8 ou 16 GT/s ou bien dotés d’un seul lien avec jusqu'à 16 lignes de communication. Pour gérer les problèmes d’intégrité de signal et assurer les très hauts débits spécifiés par cette interface, Synopsys propose entre autres au niveau du frontal analogique un égaliseur de type 5-tap DFE, une technologie d’égalisation linéaire dans le domaine temporel (CLTE, Continuous Time Linear Equalization) et un égaliseur de précompensation (FEE, Feed Forward Equalizer). Des technologies spécifiques de réduction de la consommation en modes actif et veille ont aussi été intégrées dans ce bloc d’IP. Synopsys indique en outre que sa technologie, rétrocompatible avec les spécifications PCI Express 3.0, 2.1, 1.1 et M-PCIe (pour les mobiles), est entièrement configurable pour concevoir et vérifier les configurations de type Endpoint, Root Complex, Dual Mode et Switch. En parallèle, la société propose un bloc d’IP de vérification du PCI Express 4.0, avec les méthodologies, bibliothèques de protocoles et outils de couverture afférents. A noter que le fournisseur de solutions d’instrumentation et de test Teledyne LeCroy a collaboré étroitement avec Synopsys sur cette partie vérification de l’IP, et devrait proposer dans les mois qui viennent des outils ad hoc pour les développeurs de systèmes intégrant une interface PCI Express 4.0

Synopsys annonce le premier bloc d’IP PCI Express 4.0

Cette fois-ci, on entre dans le concret ! Alors que les premiers produits finis équipés d’une interface PCI Express 4.0 au débit de 16 GT/s sont attendus au mieux courant 2015, les concepteurs peuvent désormais entrer ...dans le vif du sujet. Synopsys va mettre à leur disposition le premier bloc de propriété intellectuelle de gestion complète de ce lien série à haute vitesse. Lors de la prochaine conférence PCI-SIG Developers Conference qui se tiendra le 4 juin prochain à Santa Clara en Californie, la société américaine, éditrice d’outils de conception et fournisseur de blocs d’IP rassemblés au sein de sa bibliothèque DesignWare, va en effet annoncer et présenter officiellement un bloc d’IP de contrôle et de vérification de la couche physique (PHY) du PCI Express 4.0, conforme à la version 0.3 de la spécification en cours d’écriture au sein du PCI-SIG. Cette technologie supporte les modes “bifurcation” et “agrégation” du PCI Express 4.0, autorisant les développeurs à concevoir des systèmes dotés de multiples liens individuels à 2,5, 5, 8 ou 16 GT/s ou bien dotés d’un seul lien avec jusqu'à 16 lignes de communication.

Pour gérer les problèmes d’intégrité de signal et assurer les très hauts débits spécifiés par cette interface, Synopsys propose entre autres au niveau du frontal analogique un égaliseur de type 5-tap DFE, une technologie d’égalisation linéaire dans le domaine temporel (CLTE, Continuous Time Linear Equalization) et un égaliseur de précompensation (FEE, Feed Forward Equalizer). Des technologies spécifiques de réduction de la consommation en modes actif et veille ont aussi été intégrées dans ce bloc d’IP.

Synopsys indique en outre que sa technologie, rétrocompatible avec les spécifications PCI Express 3.0, 2.1, 1.1 et M-PCIe (pour les mobiles), est entièrement configurable pour concevoir et vérifier les configurations de type Endpoint, Root Complex, Dual Mode et Switch.

En parallèle, la société propose un bloc d’IP de vérification du PCI Express 4.0, avec les méthodologies, bibliothèques de protocoles et outils de couverture afférents.

A noter que le fournisseur de solutions d’instrumentation et de test Teledyne LeCroy a collaboré étroitement avec Synopsys sur cette partie vérification de l’IP, et devrait proposer dans les mois qui viennent des outils ad hoc pour les développeurs de systèmes intégrant une interface PCI Express 4.0