Alors que les premières réalisations concrètes du PCI Express 4.0 sont attendues au mieux en 2016, les développeurs sont néanmoins d’ores et déjà au travail. Et c’est pour eux que le fournisseur américain d’outils ...de CAO et de blocs d’IP Cadence propose un bloc d’IP de vérification pour cette technologie. Une première selon la société.

Rappelons que les spécifications du PCI Express 4.0, dont les premières bases ont été jetées par le groupement d’intérêt spécifique PCI-SIG en 2011, sont en cours d’écriture. L’objectif est de porter le débit du PCI Express de 8 gigatransferts par seconde (GT/s), dans sa version 3.0, à 16 GT/s, soit le double. La version finalisée de cette technologie, qui sera sans doute la dernière à utiliser des liaisons physiques sur du cuivre, est prévue pour le courant de l’année 2015 (voir à ce sujet l'article que nous avions publié en juillet 2013).

L’IP de vérification de Cadence vise donc à aider les développeurs de circuits de prochaine génération de type SoC à intégrer ce lien série haute vitesse et à le valider au niveau fonctionnel en avance de phase.