Le fournisseur de semi-conducteurs japonais Renesas Electronics, a présenté lors de la conférence ISSCC 2026 qui se déroule du 15 au 19 février à San Francisco (Etats-Unis) trois axes de travail privilégiés par la société pour le développement de circuits SoC (System on Chip) pour les calculateurs électroniques multi-domaines dans l’automobile.

Ces trois technologies portent sur l’évolutivité et la sécurité fonctionnelle grâce à la technologie des chiplet, la mise en place d’une qualité automobile pour les processeurs neuronaux (NPU) et l’intelligence artificielle (IA) et la gestion avancée de l'alimentation pour des performances accrues, une éfficacité énergétique améliorée et une sécurité renforcée. 

Ces technologies en développement fondées sur des capacités de traitement d'applicatiosn d'IA avancées associées à des fonctions réalisées par des chiplets, constituent la plateforme technologique de base des architectures électriques/électroniques automobiles de nouvelle génération chez Renesas.

La société indique qu’à l'ère des véhicules définis par logiciel (SDV, Software Defined Véhicle), les SoC automobiles doivent offrir des performances élevées pour exécuter simultanément de multiples applications tout en proposant un degré d’évolutivité élevé grâce aux chiplets, et en répondant aux exigences de sécurité fonctionnelle du monde automobile.

Au-delà, Rensas note que les SoC automobiles multi-domaines avec leur taille croissante, et qui alimentent le calcul central, induisent des difficultés dans le maintien d'une qualité automobile. L’augmentation des performances des SoC avancés s'accompagne en plus d'une hausse de la consommation d'énergie, rendant indispensables les améliorations en matière d'efficacité énergétique et de sécurité.

Pour répondre à ces besoins, Renesas a développé les nouvelles technologies suivantes.

Architecture de chiplets garantissant la sécurité fonctionnelle. Pour répondre aux exigences de sécurité fonctionnelle des SoC automobiles, Renesas a développé une nouvelle architecture propriétaire prenant en charge le niveau ASIL D, même dans une configuration à base de chiplets.

En combinant l'interface UCIe standard entre puces avec un mécanisme baptisé RegionID propriétaire, cette architecture empêche les interférences avec les ressources matérielles, même en cas d'exécution simultanée de plusieurs applications, garantissant ainsi l'absence d'interférences (notion dite de FFI, Freedom from Interferenc ).

Dans ce cadre, les interfaces UCIe classiques ne permettent pas la transmission des RegionID entre puces. Renesas a donc mis au point une méthode autorisant le “mappage “des RegionID dans l'espace d'adressage physique, de les encoder dans la région UCIe et de les transmettre.

Une appproche qui assure, selon Renesas, un contrôle d'accès sécurisé à travers l'unité de gestion de la mémoire (MMU) et les cœurs temps réel, tout en répondant aux exigences de sécurité fonctionnelle entre les chiplets.

De plus, en maintenant la bande passante entre les processeurs et le bus mémoire, l'interface UCIe a démontré, lors de tests, une vitesse de transmission élevée de 51,2 Go/s, proche de la limite supérieure des vitesses de transfert intra-SoC.

Capacités de traitement IA avancées et de qualité automobile. Renesas indique que la qualité automobile étant cruciale pour les développements SDV, la société a conçu un SoC test fabriqué en technologie 3 nm qui améliore les performances des unités de traitement neuronal (NPU) pour le traitement des algorithmes d’IA, tout en préservant la qualité automobile.

Selon Renesas, ces dernières années, la taille des NPU a considérablement augmenté, leur surface étant en moyenne 1,5 fois supérieure à celle des générations précédentes. Cette augmentation entraîne une latence d'horloge accrue entre les sources d'horloge partagées et les circuits individuels.

Pour résoudre ce problème, Renesas a repensé l'architecture d'horloge en divisant les générateurs d'impulsions d'horloge (CPG, Clock Pulse Generators) qui étaient auparavant des unités au niveau du module, et en plaçant des mini-CPG (mCPG) au niveau du sous-module. D’après Renesas, cette approche réduit fortement la latence d'horloge et répond aux exigences de synchronisation.

Cependant, les mCPG multicouches complexifient la synchronisation de l'horloge de test, pourtant cruciale pour garantir le zéro défaut dans les applications automobiles. Renesas a donc intégré les circuits de test directement dans l'architecture hiérarchique des CPG et unifié le chemin du signal pour les horloges utilisateur et les horloges de test.

La nouvelle conception synchronise également les mCPG de niveau supérieur et inférieur sous une seule source d'horloge en mode test. Ce qui permet un réglage de phase unifié.

Contrôle et surveillance avancés de l'alimentation pour une efficacité énergétique et une sécurité accrues. Afin d'atteindre le haut niveau de performance requis pour les SoC automobiles, tout en améliorant l'efficacité énergétique et la sécurité, Renesas a enfin développé une technologie de gestion de l'alimentation avancée utilisant plus de 90 domaines d'alimentation.

Elle permet un contrôle précis de la puissance, de quelques milliwatts à plusieurs dizaines de watts, selon les conditions de fonctionnement. De plus, la société indique avoir divisé les commutateurs de puissance (PSW, Split Power Switches) annulaires et PSW linéaires afin de réduire les chutes de tension liées à l'augmentation de la densité de courant due à la miniaturisation des procédés de fabrication.

A la mise sous tension, le PSW annulaire supprime les courants d’appel tandis que le PSW linéaire égalise ensuite l'impédance au sein du domaine. Ensemble, ces composants réduisent les chutes de tension d'environ 13 % par rapport aux conceptions classiques. Enfin, pour répondre aux normes de sécurité fonctionnelle de niveau ASIL D, la configuration à double cœur synchronisé (DCLS, dual core lock step ) contrôle les cœurs maître à l'aide d'interrupteurs et de contrôleurs d'alimentation indépendants.

Grâce à cette conception, même en cas de défaillance, Reneass estime que celle-ci est détectée par truchement du fonctionnement synchronisé. De plus, une surveillance en boucle fermée est effectuée pour le signal de grille de chaque interrupteur d'alimentation, permettant ainsi de détecter les états OFF en cas de défaillance.

Un voltmètre numérique très résistant à la dérive thermique, est en sus utilisé pour la surveillance de la tension. Ce qui améliore la tolérance au vieillissement de 1,4 mV.

L’ensemble de ces technologies permettent, selon Renesas, de réaliser des SoC automobiles hautes performances offrant à la fois efficacité énergétique et sécurité comme dans le circuit . R-Car X5H de Renesas pour les calculateurs multi-domaines automobiles, récemment annoncé.