[EDITION ABONNES] Avec sa solution ImperasDV, compatible avec les méthodologies UVM SystemVerilog de vérification de puces-systèmes SoC, Imperas Software, spécialiste des plates-formes virtuelles et de la simulation logicielle hautes performances pour architectures de processeur, souhaite fortement alléger le travail des ingénieurs de vérification planchant sur des conceptions RISC-V. ...

Le jeu d’instructions ouvert RISC-V permet en effet à n’importe quel développeur de SoC de concevoir et d’étoffer un processeur maison, tout en restant compatible avec l’écosystème en pleine progression d’outils et de logiciels compatibles avec cette architecture open source. Encore faut-il « vérifier » la conception, ce qui n’est pas une mince affaire. Selon Imperas, la vérification d’une puce-système représente entre 50% et 80% du temps et du budget consacrés au design de ladite puce, une estimation qui ne prend pas en compte le cœur de processeur lui-même sachant qu’aujourd’hui les sociétés spécialisées dans ce type d’IP sont censées fournir un bloc de base prétesté de qualité.

Or l’architecture RISC-V permet désormais à n’importe quelle équipe de conception SoC de mettre en œuvre un cœur de processeur personnalisé, optimisé pour l’application ciblée, pointe Imperas. A charge donc pour cette même équipe d’assumer la responsabilité de la tâche complexe de vérification… Une tâche d’autant plus complexe que l’éventail étendu des options de configuration intégrées dans les spécifications RISC-V requiert d’ajuster manuellement les flux traditionnels de conception et de vérification des puces-systèmes. Et c’est encore plus le cas quand des extensions et modifications maison sont apportées durant la phase de design.

C’est dans ce cadre que la société Imperas lance sa solution intégrée de vérification de processeur RISC-V ImperasDV qui s’inscrit dans les flux DV (Design Verification) bien établis reposant sur les standards UVM et SystemVerilog.

On y trouve un modèle de référence RISC-V qui couvre l’ensemble du jeu d’instructions RISC-V, y compris le mode privilège, ainsi que les extensions les plus récentes (Crypto Scalar, Vector, DSP/SIMD et Bitmanip) et les instructions personnalisées définies par l’utilisateur. La solution comprend également des composants de banc de tests SystemVerilog et C/C++ avec prise en charge de la nouvelle interface RVVI (RISC-V Verification Interface), définie par Imperas, pour une intégration sans couture entre le code RTL, le modèle de référence et le banc de test. Ici une méthode de type « step-and-compare », précise au niveau instruction, peut être utilisée pour comparer une implémentation RISC-V RTL au modèle de référence Imperas encapsulé dans un environnement UVM SystemVerilog. Associé à des services de support et de formation, l’environnement ImperasDV fournit aussi un ensemble de suites de tests.

Selon Imperas, la technologie ImperasDV est déjà utilisée par plusieurs clients de la société, dont certains disposent de prototypes de puces RISC-V fonctionnels et travaillent aujourd’hui sur des conceptions de 2e génération. Parmi ceux-ci, le Britannique cite Codasip, EM Microelectronics (Swatch), NSitexe (Denso), OpenHW Group, Mips Technology, Seagate et Silicon Labs.

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