Face à la montée en puissance des architectures matérielles mixtes associant CPU (ou cœurs de CPU) et GPU, l’utilisation du langage OpenCL prend toute sa signification puisqu’il permet au niveau programmation de paralléliser ...des tâches logicielles de manière optimisée entre les différentes ressources matérielles à disposition. Dans cette mouvance, le fournisseur de circuits programmables Xilinx annonce que son environnement de développement SDAccel pour la programmation en langages OpenCL, C et C++ sur FPGA est désormais conforme aux recommandations OpenCL 1.0 du Khronos Group, organisme qui supervise la standardisation et les évolutions du langage éponyme.

Rappelons que l’environnement SDAccel, membre de la famille des outils de développement logiciel SDx de Xilinx, supporte les langages C et C++ et intègre un compilateur OpenCL spécifique, optimisé pour les architectures de Xilinx, et affichant, selon la société, des performances 25 fois supérieures à ce que l’on obtient sur des CPU ou GPU traditionnels.

Parallèlement, Xilinx annonce la sortie du FPGA Virtex UltraScale VU440, fabriqué en technologie 28 nm chez TSMC avec le procédé 3D CoWoS (Chip-on-Wafer-on-Substrate) et capable de supporter jusqu’à 40 millions de portes en équivalents Asic. Cette plate-forme de haut de gamme est dotée d’une architecture d’horloge unifiée et est destinée notamment au prototypage d’Asic et à l’émulation d’applications complexes à l'instar de celles basées sur les récentes architectures ARMv8-A d’ARM, et ce dans le but de réaliser les prochaines générations de SoC multicoeurs.