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Seco embarque un circuit Zynq UltraScale+ de Xilinx sur un module processeur Smarc 2.0

Publié le 03 mai 2017 à 12:49 par François Gauthier        Sous-système Seco

Seco Smarc 2.0 Zynq

Issu directement des travaux menés dans le cadre du projet européen Axiom (Agile, eXtensible, fast I/O Module), le module processeur au format Smarc 2.0 (50 x 82 mm) référencé SM-B71 de l’italien Seco est architecturé autour du circuit Zynq UltraScale+ de Xilinx gravé en technologie 16 nm. Circuit qui combine matrice de cellules logiques, processeur quadricœur 64 bits ARM Cortex-A53 cadencé à 1,5 GHz, sous-système temps réel à double cœur ARM Cortex-R5, moteur de gestion de la sécurité, unité graphique ARM Mali-400MP et codec vidéo H.265. Concrètement Seco propose sur ce format Smarc 2.0 les modèles ZU2CG à deux cœurs Cortex-A53 et 103K cellules logiques et ZU5EV à quatre cœurs Cortex-A53 et 2 556K cellules logiques.

Ce module s’inscrit, comme indiqué précédemment, dans le cadre du projet Axiom dont l’objet est d’amener des techniques et des méthodes utilisées dans le domaine du calcul hautes performances HPC (High Performance Computing) au domaine de l’embarqué afin de traiter de très grosses masses de données en temps réel, en adoptant une programmation parallèle.

Le projet associe, sous l'égide de l'université de Sienne, les centres de recherche espagnol BSC (Barcelona Supercomputing Center) et grec Forth (Foundation for Research and Technology Hellas) avec les italiens Evidence (spécialiste des Linux temps réel), Seco et Vimar ainsi que l'espagnol Herta Security

Une première carte de prototypage Axiom (photo ci-contre), bâtie sur un circuit Zynq UltraScale+ et développée par Seco, avait été montrée en mars sur le salon Embedded World. Une carte qui intègre une technologie de lien de carte à carte (Axiom Link) avec un contrôleur NIC (Network Interface Controller) implanté au sein de la matrice de FPGA Zynq et associé aux interfaces Gigabit Ethernet du circuit.

Côté programmation, l’ensemble s’appuie sur le modèle de programmation parallèle OmpSs (schéma ci-dessous) développé au sein du BSC dans le cadre de travaux portant sur des ordinateurs neuronaux (projet HPB, Human Brain Project).

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