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La communauté internationale de l’open hardware se réunit en France du 30 mars au 1er avril

Publié le 26 mars 2021 à 11:11 par Pierrick Arlot        Manifestation

RISC-V Week

Du 30 mars au 1er avril 2021,  l’institut de recherche technologique Nanoelec, CEA Tech, l’Inria, et l’OpenHW Group organisent la deuxième semaine RISC-V, un événement qui se déroulera en ligne et en présentiel à Rennes, Grenoble et Paris-Saclay. Cours, conférences, sessions thématiques et tables rondes sont au programme avec des intervenants de sociétés, de laboratoires et d’universités comme l’Ecole polytechnique fédérale de Zurich (ETH Zürich), l’université de Nouvelle-Galles du Sud (UNSW), Google, Thales, l’université de Nantes, Bluespec, Semidynamics Technology Services, le CNRS, l’université Carnegie-Mellon, Huawei, l’école d’ingénieurs Grenoble INP Esisar, STMicroelectronics, l’université Grenoble Alpes, l’université Paris-Saclay.

Les 30 et 31 mars seront consacrés au 3e Meeting RISC-V et le 1er avril se tiendra l’OpenHW Day.

Le jeu d’instructions ouvert et gratuit RISC-V ouvre de nouveaux horizons en matière d’innovation autour des processeurs. Un domaine où s’est positionné l’OpenHW Group, organisme créé en 2019 qui s’est donné pour objectif d’accélérer l’adoption de processeurs RISC-V via une plate-forme collaborative et la mise sur le marché de cœurs de processeur open source et d’IP, d’outils (plans de vérification, compilateurs, IDE, simulateurs…) et de logiciels associés.

L’OpenHW Group, que le CEA a rejoint en 2021, a récemment publié un cœur CORE-V 32 bits à 4 étages entièrement vérifié sous la référence CV32E40P (anciennement Pulp RI5CY) et est en train de développer activement un cœur de classe application 64/32 bits ainsi que divers cœurs dans la famille CV32 (lire aussi notre article ici).

Les détails de la 2e semaine RISC-V sont consultables à l’adresse https://open-src-soc.org.

Vous pouvez aussi suivre nos actualités sur la vitrine LinkedIN de L'Embarqué consacrée à l’architecture de processeur RISC-V : Embedded-RISCV

 

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